基于龙芯一号IP核的EJTAG调试

1 EJTAG工作机制及实现
1．1 EJTAG组成
所有MIPS的微处理器或是包含MIPS核的SoC芯片组件均提供对EJTAG调试的支持。EJTAG接口利用JTAG的TAP(Test Access Port)访问方式，将测试数据传入或者传出处理器核。EJTAG可实现的功能包括：访问处理器的寄存器、访问系统内存空间、设置软件／硬件断点、单步／多步执行等。如图1所示，EJTAG调试功能模块由4部分组成：CPU核内部的组件扩展，硬件断点单
元，调试控制寄存器(DCR)以及TAP接口。

1．2 EJTAG工作机制
处理器在某个调试例外(debug exception，如单步运行、断点等)产生以后，进入到调试模式(debug mode)，直到DERET指令执行以后从调试模式退出来。在这段时间里，处理器执行调试例外处理过程。在调试例外处理过程中，调试软件通过对TAP处理器的访问操作，实现了对普通寄存器的访问、协处理器的访问、系统内存空间的访问等功能。系统退出调试模式以后允许应用程序或是系统代码继续执行，直到遇到下一个调试例外。重复以上过程，EJTAG实现了单步运行或者多步运行等调试功能。
1．2．1 调试例外
在体系结构的设计上，EJTAG并不需要与CPU紧密结合，但CPU必须提供调试寄存器、进入调试模式和在调试模式下执行指令的能力，更重要的是调试例外的优先级必须高于其他处理器的例外(exception)。EJTAG调试是通过处理器的调试例外来实现的，调试例外将CPU从非调试模式(non-debug mode)转到调试模式。在调试模式下也可以再发生调试例外，这种例外就叫做“调试模式例外(debuIg mode exception)”。
MIPS 4KC处理器提供的调试例外如表1所列。

当CPU执行了软件断点指令(SDBBP)，或者发生了单步调试，或者在EJTAG回路中产生了JtagBrk调试事件，或者发生了硬件断点时，CPU就会产生调试例外。SDBBP是一个标准的MIPS指令集指令，软件断点的设置就是调试软件通过把正常的应用程序代码替换成软件断点指令来实现的。EJTAG支持指令断点和数据断点两种类型的硬件断点，指令断点发生在处理器取指过程中，数据断点发生加载／存储传输过程中，它们可以设置在任何地址空间中，包括不能被改写的ROM空间。调试例外发生后，CPU首先屏蔽地址错误异常和中断异常，然后转向调试例外处理程序的执行。调试例外处理程序是由调试软件通过与TAP处理器的配合，利用EJTAG接口实现的。在调试模式下，CPU仍能够正常地访问协处理器和系统内存空间等处理器资源。
调试寄存器包括DEBUG寄存器、DEPC寄存器和DESAVE寄存器，都被定义在协处理器中。DEBUG寄存器保存了CPU进入调试模式的原因，以及同时是否发生了其他CPU例外的标志位，也被用来控制单步运行的设置。DEPC(Debug Exception Program Counter)寄存器保存了发生调试例外时将要执行的那条指令的地址，当退出调试模式后，该地址恢复到PC寄存器中。DESAVE (Debug Exception Save)寄存器是一个草稿寄存器，被调试软件用在对普通寄存器的处理过程中，该寄存器的内容不需要保存。
1．2．2 调试例外处理过程
所有的调试例外都有相同的基本流程：
①DEPC保存了中断返回后重新开始执行的指令PC值，设置DEBUG寄存器中的DBD位(表示DEBUG中断是否发生在分支延迟槽中)。如果不在延迟槽中，DEPC保存的就是当前的PC值；如果在延迟槽中，DEPC保存的就是那条跳转指令的PC值。
②根据调试例外更新Debug寄存器中的内容DSS，DBp，DDBL，DDBS，DIB，DINT位)。
③DEBUG寄存器中的DExcCode域变为非定义的。
④DEBUG寄存器中的Halt和Doze位更新。
⑤在调试处理开始时设置IEXI位来确定是否精确中断。
⑥DEBUG寄存器中的DM位设置为1。
⑦处理器开始从调试例外向量取指令进行例外处理。
处理过程用程序描述如下：

2 龙芯一号处理器IP核简介
龙芯一号处理器IP核是北京神州龙芯集成电路设计有限公司与中国科学院计算技术研究所共同研制的，兼顾通用及嵌入式CPU特点的32位处理器内核。龙芯一号处理器IP核具有可配置特性，用户可以根据自己的需求进行选择配置，从而定制出最适合用户应用的处理器结构。图2显示了龙芯一号IP核的可配置结构，其中虚线部分表示用户可根据自己的需求进行选择配置，从而定制出最适合用户应用的处理器结构。

GS32S是龙芯一号处理器系列中的一款，采用RISC架构，可运行MIPS III指令集，有7级流水线，具有32位整数单元，典型工作频率为200～266 MHz，典型功耗为0．5W。GS32S不含浮点部件(FPU)、媒体部件(MMX)，以及哈佛结构SRAM接口。固定内核、EJTAG、TLB、Cache、AMBA接口和协处理器接口为固定配置。图2中的阴影部分为GS32S处理器的配置模块。

3 GS32S处理器EJTAG调试的实现
3．1 TAP处理器的访问
GS32S CPU从EJTAG Probe取指执行，或向EJTAGProbe访问数据(Load／Store)，实现处理器进入调试模式后的调试例外执行，整个处理过程需要调试软件通过Probe监测进行。在这种情况下，EJTAG的TAP就相当于一个从设备，TAP模块接收处理器内部对dmseg段进行的取指、Load／Store操作等发出的访问，等待外部响应。
GS32 CPU处于调试模式时，如果ProbEn有效，则对0xFF200000～0xFF2FFFFF的访问转向dmseg段；如果ProbTrap有效，则发生调试例外的处理器转向0xFF200200取指。TAP处理器访问流程如图3所示。
发生调试例外时，如果DCR中的ProbTrap位是1，则GS32S CPU跳转到0xFF20 0200取指执行的过程如下：
①处理器把PC值(如0xFF200200)送到TAP模块中的Address寄存器中。
②处理器写TAP模块中的ECR寄存器，设置PrAcc=1，PRnW=0，Psz[1：0]=2。
③处理器不停地测试PrAcc位，为1处于等待状态。
④EJTAGProbe选择ECR寄存器，串行移出其内容，看PrAcc 位是否为1。为1表示处理器等待通过TAP输入要执行的指令，同时也表示地址寄存器的值是有效的。
⑤EJTAG Probe判断ECR寄存器的PRnW位，0表示读。
⑥EJTAGProbe选择地址寄存器，并移出其内容。
⑦EJTAG Probe选择数据寄存器，把对应于上一步地址的指令移入数据寄存器里。
⑧EJTAG Probe选择ECR寄存器，把PrAcc位置0，其他位保持不变，表示开始由处理器来执行数据寄存器中的指令。
⑨处理器测试PrAcc值为0，把数据寄存器中的指令取走执行。
⑩处理器把PC值加4，发出读下一条指令的命令，因为地址仍然在dmseg区域中，所以重复上面的过程，读入下一条指令。
由于流水线的存在，发生在dmseg内的Load／Store操作分2步进行。第1步，取指译指；第2步，将指定地址的数据装入寄存器／将寄存器的数据装入指定地址。在指令执行过程中这2步之间会有间隙，为了获得正确的执行结果，需要检测Address寄存器里的内容是否为操作数地址。若不是则插入nop指令，继续检测Address寄存器里的内容。
3．2 与标准的EJTAG的差异性及应对措施
在实现GS32S EJTAG调试功能的过程中，发现GS32S处理器的EJTAG与标准EJTAG存在着差异性，因此需要调试软件针对这些差异性采取相应的应对措施。
(1)TAP状态机进入复位状态后异常
“Test-Logic-Reset”是TAP有限状态机16个状态中的其中之一。一般来说，在处理器复位后，TAP状态机会处于不确定的状态。为了使TAP状态机正常工作，需要在5个时钟周期内，置高TDI输入，让TAP状态机进入“Test-Logic-Reset”的指定状态。GS32S处理器的TAP状态机在进入“Test-Logic-Reset”状态后，会改变3个寄存器的内容：清除DCR寄存器的ProbEn和ProbTrap位；置高协处理器Debug的DM位；修改协处理器DEPC的内容为0xBFC00500。然后处理器进入调试模式中，这样的结果会导致后继的调试过程被打断。

应对措施：调试软件限制TAP状态机进入“Test-LogiC-Reset”状态的时机与次数，并在TAP状态机进入“Test-Logic-Reset”状态后，进行必要的清理工作。
(2)进入调试模式后PC的输出值高8位全为零
进入调试模式后，处理器会把PC值送到TAP模块中的Address寄存器中，而通过TAP模块输出的Address值高8位全为零。由于对发生在dmseg段内的Load／Store操作，调试软件会依据Address寄存器里的内容是否为操作数地址来判断Load／Store操作是否执行完毕，因此会发生比较总是失败的情况。
应对措施：该情况仅仅影响Address寄存器输出值的高8位数据(0xFFXXXXXX～0x00XXXXX)，因此可在判断Address寄存器数据是否等于操作数地址时，只比较低24位数据。
(3)未被正确初始化的处理器会进入死机状态
目标机上电后，处理器将从复位例外向量处取指令执行。如果复位向量处为随机数据或不完整的初始化代码，则处理器执行后将会进入死机状态，不再响应任何EJTAG的TAP处理器的访问。
应对措施：首先让EJTAG TAP执行EJTAGBOOT的命令，处理器复位后将会进入调试模式，此后即可使用TAP处理器的访问机制进行正常的EJTAC调试操作。

结 语
EJTAG是一种不影响、不干扰系统运行的新型开发调试技术，它改变了硬件开发工具滞后、出现新体系结构且专用于特定处理器的落后局面，提供了一种容易实现的硬件调试标准，具备了实时调试特征，使用5针EJTAG接口实现了硬件断点、软件断点等调试功能。本文在实现了EJTAG调试功能的基础上，开发了以USB为快速通信接口、用CPLD硬件实现JTAG时序的MIPS仿真器产品，实现了对GS32S处理器EJTAG调试的支持，并在展讯、海尔等公司基于龙芯一号IP核的项目研究中得到了验证。