基于FPGA的HDB3编解码器设计
HDB3(High Density Bipolar三阶高密度双极性)码是在AMI码的基础上改进的一种双极性归零码，它除具有AMI码功率谱中无直流分量，可进行差错自检等优点外，还克服了AMI码当信息中出现连“0”码时定时提取困难的缺点，而且HDB3码频谱能量主要集中在基波频率以下，占用频带较窄，是ITU-TG.703推荐的PCM基群、二次群和三次群的数字传输接口码型,因此HDB3码的编解码就显得极为重要了[1]。目前，HDB3码主要由专用集成电路及相应匹配的外围中小规模集成芯片来实现，但集成程度不高，特别是位同步提取非常复杂，不易实现。随着可编程器件的发展，这一难题得到了很好地解决。
本文利用现代EDA设计方法学和VHDL语言及模块化的设计方法，设计了适合于FPGA实现的HDB3编译码器的硬件实现方案。不但克服了分立硬件电路带来的抗干扰差和不易调整等缺陷，而且具有软件开发周期短，成本低，执行速度高，实时性强，升级方便等特点。
2 HDB3编解码原理
要了解HDB3码的编码规则，首先要知道AMI码的构成规则，AMI码就是把单极性脉冲序列中相邻的“1”码(即正脉冲)变为极性交替的正、负脉冲。将“0”码保持不变，把“1”码变为+1、-1交替的脉冲。如：
NRZ码：100001000011000011
AMI码：-10000 +10000-1 +10000-1 +1
HDB3码是一种AMI码的改进型，它的编码原理可简述为，在消息的二进制代码序列中：
(1)当连“0”码的个数不大于3时，HDB3编码规律与AMI码相同，即“1”码变为“+1”、“-1”交替脉冲；
(2)当代码序列中出现4个连“0”码或超过4个连“0”码时，把连“0”段按4个“0”分节，即“0000”，并使第4个“0”码变为“1”码，用V脉冲表示。这样可以消除长连“0”现象。为了便于识别V脉冲，使V脉冲极性与前一个“1”脉冲极性相同。这样就破坏了AMI码极性交替的规律，所以V脉冲为破坏脉冲，把V脉冲和前3个连“0”称为破坏节“000V”；
(3)为了使脉冲序列仍不含直流分量，则必须使相邻的破坏点V脉冲极性交替；
(4)为了保证前面两条件成立，必须使相邻的破坏点之间有奇数个“1”码。如果原序列中破坏点之间的“1”码为偶数，则必须补为奇数，即将破坏节中的第一个“0”码变为“1”，用B脉冲表示。这时破坏节变为“B00V”形式。B脉冲极性与前一“1”脉冲极性相反，而B脉冲极性和V脉冲极性相同。
如：
NRZ码：100001000011000011
AMI码：-10000 +10000 -1+10000-1 +1
HDB3码：-1000 -V +1000 +V -1+1 CB 00 -V +1 -1
虽然HDB3码的编码规则比较复杂，但译码却比较简单。从上述原理看出:每一个破坏符号V总是与前一非0符号同极性(包括B在内)。这就是说，从收到的符号序列中可以容易地找到破坏点V，于是也断定V符号及其前面的3个符号必是连0符号，从而恢复4个连0码，再将所有-1变成+1后便得到原消息代码[2]。
3 编解码器设计
3.1 编码器设计
由于VHDL不能处理负电平，只能面向“1”、“0”两种状态，所以要对它的输出进行编码，如表1所示。编码的实现是根据HDB3编码原理把二进制码编码成两路单极性的码字输出，之后经过单双变换模块形成HDB3码。在编码过程中，要经过连0检测、破坏节判断、破坏节间“1”的个数判断、调整“1”的符号输出等步骤，编码部分可分为4个模块，编码流程如图1所示[3]。
图1编码流程图
在进行HDB3编码器的设计时，需注意以下两个问题：
(1) 考虑将某些“0”改为“1”
用一个四位移位寄存器来对输入的序列进行检测，当检测到4个连“0”时，将其第四个“0”改为“1”。再设置一个T触发器来检测两个相邻的破坏节之间“1”的个数，若T触发器为“0”则说明两个相邻的破坏节之间“1”的个数为偶数，需要将第2个破坏节的第一个“0”置“1”，若T触发器为“1”，则说明两个相邻的破坏节之间“1”的个数为奇数，第2个破坏节的第一个“0”不变。
(2) 正、负号的考虑
除了破坏节的V即“1”的符号与它前面最近的“1”的符号相同外，其他的“1”的符号都是正、负交替的。所以再设置一个T触发器，当它检测到“1”时就使DATA1翻转。当然，这样就不可避免地使破坏节的V的符号也出现翻转，为了防止它的翻转，用一个三位移位寄存器来跟踪V码，以保证V码的符号不变(与它前面最近的“1”的符号相同)。
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