标准单元ASIC和FPGA的权衡及结构化ASIC

多种制造FPGA的深亚微米工艺，如Xilinx公司最新Spartan-3系列产品采用的90纳米工艺（参考文献1），使每块芯片上的门电路数量变得越来越大。如果您的设计使用FPGA的嵌入式存储器阵列和扩散式模拟及数字功能模块，如DLL、PLL、乘法累加器、串行器/解串行器（SERDES）电路、高速I/O缓存器，在某些情况下甚至是CPU芯核和相关外设，则FPGA的可用功能是极大的。您可以根据设计的需求来订购少量或大量的FPGA，而且不必向供应商支付NRE（非经常工程）费用。供应商已经安排并调试芯片的逻辑平面、存储器平面、信号路由平面以及电源平面。
　　
一旦您的设计完成，你便可在几秒钟到几分钟之内拥有一块实用的芯片。一般说来，你用来开发和调试设计的工具要比用于开发调试专用集成电路（ASIC）的工具便宜许多。（然而，如果Hier设计公司售价为25,000 美元的PlanAhead代表未来工业趋势的话，FPGA工具组的平均价格将会上涨）。但是，无论FPGA变得多么密集，FPGA的面积效率仍然要比用可比工艺制造的标准单元ASIC低一到两个数量级。FPGA，尤其是基于占用大量硅面积的、每个单元六个晶体管的静态存储器（SRAM）的查寻表（LUT）和配置元件技术的FPGA，其功耗要比对等的ASIC大得多。
　　
遗憾的是，ASIC的很多优点也带来相应的缺点。由于芯片按照摩尔定律光刻线路发展，NRE费用、最少订购数量以及每席开发工具套件的费用都将猛涨（图1）。ASIC的最少订购数量反映了供应商能够在生产线上生产并仍可获利的最少的用户专用晶圆。芯片的裸芯片越大，所需的最小订购数量就越小，而且您还会看到为什么改用线宽更小的光刻工艺和更大的晶圆后能大大提高这种最小批量需求。



图1 标准单元ASIC掩膜集、非经常性工程（NRE）和工具集三种费用以指数形式增长，这驱使大量潜在用户考虑各种替代办法（由Altera公司提供）。
　　
电源电压下降、信号耦合以及深亚微米布线效应会造成种种故障，查找、修理这些故障所需的时间加上布线主导的时序收敛，都会延长标准单元ASIC的开发周期。甚至在当您认为您的设计业已完成时，您还不得不等待设计通过漫长的生产、测试以及包装等工序，然后才能取回芯片，而且，如果您设计的芯片不工作或者不再能够满足快速变化的市场需求，那就会招致成本和时间延迟的成倍增加。用标准单元ASIC进行设计需要大量的时间、劳力和金钱；正如最近的分析报告所指出的那样，造成市场向FPGA急速转移的就是这三个因素。但是对于门电路数量或芯片批量达到几十万的设计或者对于性能要求或功率要求非常严格的设计来说，标准单元的ASIC仍然是唯一的技术选择。
　　
传统的解决方案
　　
对此怎么做出选择呢？为了回答这一问题，首先比较一下FPGA和ASIC的基本硅标准组件，即两者的逻辑单元和布线结构。FPGA的逻辑单元都是粗粒的，从各种各样的多路复用器和分立逻辑门到一个或多个LUT，全都是粗颗粒的，并且通常由触发器作补充。Actel公司的 ProASIC FPGA目前能提供业界最细颗粒的逻辑模块。FPGA供应商设计其器件的内部逻辑模块布线，从而将所需的可由用户配置的布线层数减到最少；这样，设计编译和布局布线软件面临的主要挑战就是高效利用逻辑模块问题。您得到的芯片具有大多未编程的逻辑模块间布线资源；对于基于非熔断闪存芯片来说，这些资源您可以在系统加电之前配置，而对于基于SRAM的FPGA来说，则可在系统启动之时及之后配置（如果您的设计支持的话）。
　　
标准单元ASIC逻辑模块与FPGA的逻辑模块相比颗粒要细得多。顾名思义，“标准单元”都采用按相同标准尺寸来制造晶体管和芯片上的其他结构。（这种同质性就是标准单元与完全定制芯片的主要差异）。然而，正如“专用”这一名称所示，ASIC的布局以及器件的时钟、电源和信号布线都是您实现方法专用的。因此，芯片的金属化层和多晶硅层对每个用户来说全都是独一无二的，而且供应商在将器件运送给您之前预先对布线进行了配置，使您在系统生产和随后的运作过程中不必具备硬件定制能力。在这种情况下，开发软件不是主要侧重于使每个逻辑模块内的设计实现方法高效率，就像更粗颗粒的FPGA一样，但却要侧重于逻辑模块互连的高效率。
　　
从历史看，另一种ASIC——门阵列——介于FPGA和标准单元ASIC这两个极端之间。与FPGA类似，门阵列的布线网格是通用而又预定的。和标准单元一样，这种布线网格专门设计配置在芯片生产的最后几个阶段进行，而且供应商有时将细颗粒的逻辑单元阵列称为“双输入‘与非’门之海”。近几年，曾经被广泛应用的门阵列已经逐渐消失，随着FPGA逐步蚕食其领地，门阵列已经越来越明显地成为万事通而无专长现象的牺牲品。就从订购到使用的周转时间而言，门阵列比标准单元快得还不够，无法夺取大量FPGA的业务。而且，门阵列的性能和硅片面积效率太差，使它们无法取代很多标准单元。
　
掩膜
可编程FPGA
　　
受到业务流失警示的一些ASIC供应商把FPGA窍门宝典的一些经验和门阵列的以往教训结合在一起，提出了结构化的ASIC。有人也将这种方法称为模块化阵列或结构化阵列。供应商和供应商之间存在大量的技术差别，但是简单的讲，结构化的ASIC是具有类似FPGA粗颗粒逻辑单元的门电路阵列派生产品，因而需要更少的可由用户配置的金属层和通孔层（图2）。供应商需要处理时钟树和电源平面布线。一个类比能够有助于对结构化ASIC设计的理解：在软件编程的早期，微处理器的速度非常慢，存储器非常昂贵，因此低级而又高效的汇编语言和更为低级的机器代码占据了支配地位。


图2 通过减少用户专用掩膜的数量（a ，由ChipExpress公司提供）和金属层和通孔层（b ，由Lightspeed Semiconductor公司提供），结构化ASIC供应商声称能增强其产品的灵活性并降低每个用户的费用。
　　
随着CPU运行速度的加快和存储器价格的下降，更高级的软件语言取代了以前的汇编语言和机器代码。它们对资源的使用效率较低，但是好在现在效率并不显得那么重要。然而，面市时间却日益重要，而高级语言在这一方面出类拔萃。由于同样的原因，VHDL和Verilog日益成为将电路变成芯片的硬件工程师们选择的设计输入方法，而更耗时的原理图输入技术则放弃使用。结构化ASIC供应商大胆地假定，将会出现一个硅平台市场，尽管硅平台可能比标准单元的效率低，面市时间比FPGA长，但是也没有那些竞争产品的所有缺点（图3）。因为芯片的掩膜——简便地说，常常也是最昂贵的掩膜——所占的百分比很大，这对于多个用户设计来说是很普通的，所以每个用户的NRE费用就会减少，周转时间就会缩短，而且你还能更容易地使由此产生的平台适应不断演进的工业标准，和适应硬件修改最少的派生芯片（图4）。

图3 结构化ASIC厂商的陈述都用图来表明他们的产品填补了标准单元ASIC和FPGA之间的空白。竞争对手则声称结构化ASIC芯片只不过是试图使濒临死亡的门阵列复活，这种尝试是注定要失败的（由Lightspeed Semiconductor公司提供）。