良好电源设计有利于提升锁相环性能

　　摘要：锁相环是现代通信系统的基本构建模块，而电源噪声越来越影响锁相环性能。本文通过列举多种电源管理电路设计的新方法，解析不同的设计对锁相环性能产生的影响。

　　锁相环(PLL)是现代通信系统的基本构建模块。PLL通常用于在无线电设备中提供本振(LO)功能，也可用于时钟信号分配和降噪，而且还用作高采样速率模数或数模转换的时钟源。

　　由于每一代PLL的噪声性能都在改善，因此电源噪声的影响变得越来越明显，某些情况下甚至可限制噪声性能。

　　VCO和VCO推压

　　PLL中，反馈控制环路驱动电压控制振荡器(VCO)，使压控振荡器频率(或相位)精确跟踪所施加参考频率的倍数频率。VCO将来自鉴相器的误差电压转换成输出频率。它的“增益”(KVCO)通常以MHz/V表示。

　　电压控制可变电容二极管(变容二极管)常用于调节VCO内的频率。KVCO通常比较大，以提供足够的频率覆盖范围，但又不能太大而影响相位噪声，因为任何变容二极管噪声都会被放大KVCO倍，进而增加输出相位噪声。

　　多频段集成VCO的出现可避免在KVCO与频率覆盖范围间进行取舍，使PLL设计人员可以使用具有智能频段切换程序的包含数个适度增益VCO的IC，为编程输出频率选择适当的频段。这种解决方案可提供宽广的总体范围和较低的噪声。

　　电源波动可能导致额外的意外输出频率变化。VCO对电源波动的灵敏度定义为VCO推压(Kpushing)。较高的VCO推压意味着VCO对电源噪声的增加倍数更大，因此，为了尽可能降低对VCO相位噪声的影响，需要低噪声电源。

　　不同的低压差调节器(LDO)可能影响PLL相位噪声。例如，对ADP3334和ADP150 LDO为ADF4350供电时的性能进行比较的结果显示，ADP3334调节器的积分rms噪声为27μV(4个十倍频程，从10 Hz至100 kHz)。该结果可与ADP150的9μV比较。

　　图2中可以看出已测量PLL相位噪声频谱密度的差异。这是最差情况结果(在VCO推压最大值频率测量)。ADP150调节器噪声足够低，不会降低VCO噪声性能，使用两节AA电池重复测量可确认这一点。